module SimTop(
    input         clock,
    input         reset,

    input  [63:0] io_logCtrl_log_begin,
    input  [63:0] io_logCtrl_log_end,
    input  [63:0] io_logCtrl_log_level,
    input         io_perfInfo_clean,
    input         io_perfInfo_dump,

    output        io_uart_out_valid,
    output [7:0]  io_uart_out_ch,
    output        io_uart_in_valid,
    input  [7:0]  io_uart_in_ch
  // ......
);
    axi4_crtl AXI(.ACLK(clock), .ARESETn(reset), .flsuh(), .inst_r_ena(), .inst_addr(), .inst_r(),
                  .data_ena(), .data_w(), .data_addr(), .data_w_mask(), .wlast_i(), .data_r(), .ARID(),
                  .ARADDR(), .ARVALID(), .ARREADY(), .RID(), .RDATA(), .RVALID(), .RREADY(), .RLAST(),
                  .AWID(), .AWADDR(), .AWVALID(), .AWREADY(), .WDATA(), .WSTRB(), .WVALID(), .WREADY(),
                  .WLAST(), .BID(), .BVALID(), .BREADY());
endmodule